一个芯片产品从构想到完成电路设计是怎样的过程？

全文2600字，看懂芯片设计，了解芯片行业，看本回答就够了！

一颗芯片从无到有，从有需求到最终应用，经历的是一个漫长的过程，作为人类科技巅峰之一的芯片，凝聚了人们的智慧，而芯片产业链也是极其复杂的，在此，我大致把它归为四个部分（市场需求--芯片设计--芯片制造--测试封装），然后再一一的做详细介绍。

市场需求

这个无需多讲，目前芯片应用已经渗透到我们生活的方方面面，早晨上班骑的共享单车，到公司刷的IC卡，工作时偷偷地打游戏，手机卡了还要换更快的手机，可以说IC的市场需求一直都在。

（注：以下图片部分来自网络，侵删）

芯片设计

芯片设计又可以分为两部分，芯片前端设计和芯片后端设计，整体流程如下图：

芯片前端设计

前端设计也就是从输入需求到输出网表的过程：主要分为以下六个步骤：

1. RTL设计
2. 验证
3. 静态时序分析
4. 覆盖率
5. ASIC逻辑综合

时序分析和验证时出现的错误可能需要反复重做前面几步才能解决，是一个多次迭代优化的过程。

下面我来仔细介绍一下这六个步骤。

1、RTL设计

在设计之前我们先要确定芯片的工艺，比如是选择TSMC还是SMIC，是7nm，还是5nm，而工艺的选择也是受很多因素的制约（如下图），而芯片工艺的选择，就是对这些因素的权衡。

IC设计的第一步就是制定Spec，这个步骤就像是在设计建筑前，要先画好图纸一样，在确定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改。IC 设计也需要经过类似的步骤，才能确保设计出来的芯片不会有任何差错。

而用RTL实现的各种功能模块，来组成一个实现具体功能的IP，SOC芯片最终由SOC integration工程师把各个IP集成到一起。

IP又分为模拟IP和数字IP，大概可以做如下的分类：

在芯片功能设计完备后，我们还要做可测性设计DFT（Design For Test）。

关于DFT的具体介绍，请直达以下两个传送门：

RTL设计最后要做的就是代码的设计规则检查。

通过lint, Spyglass等工具，针对电路进行设计规则检查，包括代码编写风格，DFT，命名规则和电路综合相关规则等。

2、验证

验证是保证芯片功能正确性和完整性最重要的一环。验证的工作量也是占整个芯片开发周期的50%-70%，相应的，验证工程师与设计工程师的数量大概在2-3:1。

从验证的层次可以分位：模块级验证，子系统级验证和系统级验证。

从验证的途径可以分为：模拟（simulation），仿真和形式验证（formality check）。

3、静态时序分析（STA）

静态时序分析是套用特定的时序模型（timing model）,针对特定电路，分析其是否违反designer给定的时序限制（timing constraint）。

目前主流的STA工具是synopsys的Prime Time。

静态时序分析的作用：

1. 确定芯片最高工作频率

通过时序分析可以控制工程的综合、映射、布局布线等环节，减少延迟，从而尽可能提高工作频率。

2. 检查时序约束是否满足

可以通过时序分析来查看目标模块是否满足约束，如不满足，可以定位到不满足约束的部分，并给出具体原因，进一步修改程序直至满足要求。

3. 分析时钟质量

时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响。

4、覆盖率

覆盖率作为一种判断验证充分性的手段，已成为验证工作的主导。

从目标上，可以把覆盖率分为两类：

• 代码覆盖率

作用：检查代码是否冗余，设计要点是否遍历完全。

检查对象：RTL代码

• 功能覆盖率

作用：检查功能是否遍历

检查对象：自定义的container

在设计完成时，要进行代码覆盖率充分性的sign-off, 对于覆盖率未达到100%的情况，要给出合理的解释，保证不影响芯片的工能。

5、ASIC综合

逻辑综合的结果就是把设计实现的RTL代码翻译成门级网表（netlist）的过程。

在做综合时要设定约束条件，如电路面积、时序要求等目标参数。

工具：synopsys的Design compiler, 综合后把网表交给后端。

至此我们前端的工作就结束啦，看到这里我先给各位看官个赞！

芯片后端设计

后端设计也就是从输入网表到输出GDSII文件的过程：主要分为以下六个步骤：

1. 逻辑综合
2. 形式验证
3. 物理实现
4. 时钟树综合-CTS
5. 寄生参数提取
6. 版图物理验证

1.逻辑综合

在前端最后一步已经讲过了，在此不做赘述。

2. 形式验证

• 验证芯片功能的一致性
• 不验证电路本身的正确性
• 每次电路改变后都需验证

形式验证的意义在于保障芯片设计的一致性，一般在逻辑综合，布局布线完成后必须做。

工具：synopsys Formality

4. 物理实现

物理实现可以分为三个部分:

布局规划 floor plan

布局 place

布线 route

1、布图规划floor plan

布图规划是整个后端流程中作重要的一步，但也是弹性最大的一步。因为没有标准的最佳方案，但又有很多细节需要考量。

布局布线的目标：优化芯片的面积，时序收敛，稳定，方便走线。

工具：IC compiler，Encounter

布图规划完成效果图：

2、布局

布局即摆放标准单元，I/O pad，宏单元来实现个电路逻辑。

布局目标：利用率越高越好，总线长越短越好，时序越快越好。

但利用率越高，布线就越困难；总线长越长，时序就越慢。因此要做到以上三个参数的最佳平衡。

布局完成效果图：

3、布线

布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束条件下，根据电路的连接关系，将各单元和I/O pad用互连线连接起来。

4. 时钟树综合——CTS
Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。

由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

5. 寄生参数提取
由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。

工具Synopsys的Star-RCXT

6.版图物理验证

这一环节是对完成布线的物理版图进行功能和时序上的验证，大概包含以下方面：

LVS（Layout Vs Schematic）验证：简单说，就是版图与逻辑综合后的门级电路图的对比验证；

DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求；

ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气规则违例；

实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题等。

物理版图以GDSII的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路。

最后进行封装和测试，就得到了我们实际看见的芯片。

芯片设计的流程是纷繁复杂的，从设计到流片耗时长（一年甚至更久），流片成本高，一旦发现问题还要迭代之前的某些过程。

最后给看到这里的ICer点个赞！

啊, 谢谢邀请. 来回答的比较晚了, 楼上的匿名人士已经把大体框架说的很好啦~ 我觉得我也没有什么可以科普的了. 剩下的都是实际案例分析了.

P.S. 如果只是科普/大流程的话, 从199X年硅片的制作流程就没怎么变过, 唯一对芯片设计造成比较大的影响的是随着MOS管变小增加的Design Rule

图来自网络， 侵权请告诉。 马上删。

(呜呜呜WZ师兄我对不起你... 我告诉你错的Design Rule把你坑了... 我在这给你道个歉了...)

我来简单的说一下模拟电路和数字电路设计/制作方面的差别吧:

首先明确一点: 所有的ASIC(Application-Specific Integrated Circuit), 也即应用芯片, 都是有一个Design的目的, 如果是在工厂里就是乙方提的要求; 在PhD生涯里就是老板布置的活...

要成功通关, 待我细细道来:

小怪. 数字电路电路图

推荐武器: Verilog

数字电路一般用Verilog写, 主要是因为方便(我才不告诉你我手动垒Standard Cell呢) . 比如说CPU级别的芯片, 动辄上亿的MOS管, 就算一秒画一个, 不计连线时间, 你得画38个月.

小怪: 数字电路仿真

推荐武器:VCS, MMSIM

写完了Verilog, 就要跑数字仿真了. 一般会用到Synopsys 的VCS或者Mentor Graphics的MMSIM之类的.

这个仿真非常快, 因为每一个MOS管都被看成是开关, 然后加上一些非常粗糙的模拟出来的延迟时间. 目的是看你写出来的玩意能不能正常工作.

小怪. 模拟电路电路图

推荐武器: Cadence (允许准确击打), SPICE(自由度高, 可长可短)等

这个就比较复杂了. 因为模拟电路的自由度非常高! 比方说, 一个MOS管在数字电路条件下就是一个开关, 但是在模拟电路里面, 根据栅极电压和电路结构不一样, 分分钟完成 开路-大电阻-放大器-电流源-导通各种功能.

所以呢, 模拟电路基本就得手画了.

小怪.模拟电路仿真

推荐武器: Spectre(精度最高), HSPICE, PSpice, HFSS等

最好跟打小怪.模拟电路电路图小怪用一样的武器.

模拟电路的仿真包括但不限于: 调节分压, 仿真, 模拟工作点等... 而且千万记住! 设计过程中, 精细(Swing <= 100 mV)的模拟电路要做噪声分析! 不然各种地方的噪音分分钟教你做人...

好, 现在假设我们有电路图啦~

数字电路的电路图长这样:

图来自网络， 侵权请告诉。 马上删。

模拟电路的电路图长这样:

图来自网络， 侵权请告诉。 马上删。

下一步, 就是要把这些东西变成实实在在的电路:

小Boss.综合电路:

推荐武器: Design Compiler (DC)

数字电路需要用到Design Compiler, Synopsys公司出的大杀器, 一招把Verilog转成Verilog !

这一步叫做Synthesis (综合).

综合出来的电路也是Verilog格式, 但是长这样:

图来自网络， 侵权请告诉。 马上删。

把一堆描述性质的语言转换成真正的Standard Cell (标准门电路)

Standard Cell长这样:

小Boss.模拟电路Layout

必杀: 无. 但是血厚.

推荐武器: Cadence Layout Editor等.

模拟电路就比较烦了， 一般会手画， 大概长这样：

图来自网络， 侵权请告诉。 马上删。

。。这一个是比较规整的Design, 来个不规整的:

来自wiki..

师兄有云: 画模拟电路的Layout是体力活.

我表示师兄说的太对了!

小Boss.数字电路Layout

必杀: 向门神告状(DRC/LVS Fail).

推荐武器: IC-compiler, Encounter

数字电路接下来就需要Place and Route (布线)了. 一般这个步骤由IC-Compiler / Encounter 等工具来完成. 具体就是, 把综合过的Verilog 中的每个Standard Cell找到对应的Standard Cell Layout, 布置在用户指定的范围内, 然后自动连线.

这个自动连线就很讲究:

自动布线要先连时钟信号, 然后连电源网络, 最后连其他的数字信号等.

时钟信号默认会使用双倍线宽, 如有分支, 尽量使用对称的结构;

然后使用用户的方式架设电源网络. 为什么叫电源网络呢? 因为一般片上的电源长这样：

图来自网络， 侵权请告诉。 马上删。

power net 这名字不是白起的...

自动布线就不展开讲了... 学问太多了(主要是制作工艺...)

之后, 还有一个很重要的步骤：Filler Cell

什么意思呢?

数字电路的Standard Cell放完了, 连好线了, 大致长这样:

图来自网络， 侵权请告诉。 马上删。

图中的那几个淡蓝色的Cell就是Standard Cell, 连线未显示.

你要敢把这个Design交到Fab去做, 人家分分钟咒你死全家.

为什么呢? 打个比方: 我想让你帮我剪一个窗花, 给你一张A4纸(大概58800mm2), 然后说, 我想要剪个窗花, 但是窗花的总面积不要超过1mm2, 最好还要有镂空, 有个人.. blah blah blah...

恩. 差不多一个意思..

所以为了让厂家和你不要那么难过, 需要在片上没东西的地方加上Filler, 也就是长得像Standard Cell但是里面就是一坨没有连线的金属和轻掺杂层的东西.

之后, 两大门神决定了你能不能提交:

门神1: Design Rule Check (DRC)

必杀1: Area XX too small

必杀2: XX to XX must be greater than or equal to 0.038

必杀3: ...

推荐武器: Calibre RVE, ASSURA, 仔细检查+喊师兄帮忙

每一招都对应的是(由于技术原因或者安全原因)无法被制作出来的部分.

反正招招必死. 想击败他必须一招都不能中(No Design Rule Violation).

门神2: Layout Versus Schematic check (LVS)

必杀: Layout does not match Schematic.

推荐武器: Calibre RVE, ASSURE, 喊老板帮忙

恩. 就是确定你画的这个奇形怪状的Layout跟一开始的电路图是对的上号的.

虽然此门神仅有一招, 但是这招千变万化, 难以招架.

两大门神都开心了之后, 你就可以把你做出来的这个Graphic Database System II (GDSII) 文件交到厂商的手里了.

附: Synopsys 武器一览:

Cadence武器一览:

从Fab回来以后, 战斗还没结束..

Boss.Bonding & Packaging(封装)

必杀: 两个pad黏一块儿了!!!, pad金属掉了!!!, 金属丝断了!!!.

基础武器: Bonding Machine

凡人即使有武器, 挑战这个Boss也属不易. 需要花重金升级武器才行, 比如说:

实在不行, 亦可祭出大杀器: 让厂商Bond!

这一步, 将芯片变成我们认识的模样:

从:

变成:

Boss.PCB Design

必杀: 信号太多, 面积太小; 驱动太弱, 电容太大; 烧Chip.

推荐武器:Altium Design, Eagle等.

做出了Chip之后, 就需要画一个配套的PCB, 将外围电路在板上搭建好, 或者引至其他外设等.

最终Boss.System Design

必杀: 此Boss神通广大, 一切外部设备都可以唤来作为必杀.

推荐武器: The best weapon is the one between your ears. USE IT.

最终, 我们需要这个芯片在应用中展现它的实力, 所以一个不满足需求的芯片就是渣渣.

完.