入职半导体公司，八大工艺和部门应该怎么选择和规划？

之前看过一篇文章，算是个科普，简单再说说半导体制造公司的组织架构，供参考。

欢迎关注我 @石大小生 ，也欢迎私信或者付费交流，谢谢。

1.Fab部门的介绍：

Ps. 近期CMP工程部研拟新的工作职能群组;即PEE与PM team,正评估取代现有的PE/EE群组中

PEE:将工艺与设备工程师的职能整合成同一群;一人同时具备两者的功能;如此对于生产线产品与机台的异常状况处理掌握将较为有效;但人员的素质养成需要较长时间（泛半导体之一的面板行业就是PE和EE集于一身）.

PM Team: 机台平时的预防保养活动;由专门的PM 组来执行

2.图中人物工作介绍

在我们这个大家庭的树状图中;你可以知道可以简单地区分成工程部(Engineering department) 和制造部(Manufacturing department);而这工程部又依工艺的特性有上述E1/E2A/E2B/E3A/E3B的分别;下列就简单介绍这些部门内的人员功能特性。

1)PIE:负责统合处理工程部所遇到的技术整合问题;例如经由芯片的defect;或电性参数失效…等来判断可能是那一个工艺站有问题;然后责成该工艺站的工程部来进行检查与解决。一般有以下几类人;工作性质如下：

A.Integration Engineer-(Lot owner/IE)

l建立工艺流程及相关的产品资料(例如:量测Step的位置方法)

l与其它PE合作,解决工艺问题,提升产品良率

l设计工艺实验,评估工艺流程的改善(例如:减少某些Step)

l订定产品相关规格给PE以求工艺流程稳定,产品优良

l建立改善良率的系统机制

l依客户需求达成所要求的规格

B.YE-(Yield Enhancement)

l追踪判断品质缺陷来源

l良率改善计划—确定品质缺陷与良率的相关性/降低品质缺陷的手法

l量测机台程序的设定

l产品量测—抽样方法与品质缺陷报表系统

l良率提升系统的设立(Yield Enhancement System )

l定义工艺步骤中的重工（Rework）流程

l工艺过程中破片的处理流程管制

C.WAT及MES工程师(WAT:晶片接受测试.MES;制造执行系统)

l建立与修改WAT电性量测程序

lWAT电性参数测试失败结果的判别与重测次数的统计和改善作为

l建立与提升下列三种系统的功能myEDA,YMS and WATCH system

lMES.建立与修改制造执行系统(MES)中的工艺流程资料

l熟悉SPC统计制程品管系统的功能

l解决MES系统的问题

PIE的工作特性与压力

工作特性与压力

PIE从字面上来说就是工艺整合部门,因为半导体的制造过程相当的烦琐,仅由PE和制造部门的通力协调合作,有时还是很难达到客户产品的需求,因此需要一个部门专门来协调各PE之间相关的事务,除此之外,也负责整个产品在最后工艺的电性测试(WAT)及与满足客户端的需求。

为了最后能提供给客户最好的产品良率(yield),首先PIE必须先设计一套良好的Process flow,制定流程让产品能顺利地在工厂里面生产,同时PIE也要制定规格,要求PE达成PIE所要的产品特性,因此流程订的不好,规格订的不对,都很可能导致最后产品的失败。

在产品的良率欠佳时,PIE必需设法去改善其良率,可以由实验,工艺的改善,Defect的改善….等等去着手。

另一方面由于负责产品的PIE也会面对CE(客户工程师)、客户，因此良好的沟通能力及清楚的思维是不可或缺的。由于直接负责产品的成败,压力不但来自客户更来自于自我的要求,如何提供一个稳定且高良率的产品给客户是每个PIE工程师花最大精力要去做好的事。

2)Equipment engineer：设备工程师，简称为EE，简单称为设备;主要负责保持生产线中机台的高可使用率（High Available Rate）而Process engineer;工艺工程师；简称为PE.;主要负责处理生产线中产品或机台的异常。

A.EE的工作目标

通常EE不论具体负责哪个区域，哪个机台，都有相同的目标：

l新进机台的评估，协助厂商作新机台的安装及调试

l生产机台的日常维护，如Alarm的解除，Plan PM，使机台适应制程范围

l设备部件及功能的改进，PARTS的备份

l保证机台使用的安全性，可靠性，生产率，并且持续提高

B.PE的工作目标

通常PE不论具体负责哪个区域，哪种制程，都有相同的目标：

l新进产品制程程序的建立

l线上产品异常处理

l改善生产制程以提高产品良率或降低生产成本或减少产品的Cycle time

l与YE/PIE合作解决产品的Defect问题

C. PE/EE的工作特性与压力

我们的工厂是24小时运作的半导体代工模式，保证及时高质量的把产品交给客户是我们的准则。PE与EE大部份工作的特性是相类似的。

上班时制:机台运行后，PE/EE有白天，小夜，大夜之轮班制（现在普遍是12H白班和夜班，无小夜班了），工作强度非常大。

工作特性

通常每个EE工程师都会根据自己的能力及特长分配到自己掌管的机台，称之为机台Owner，Owner有责任在任何时候掌控自己机台的情况并在异常时报告给自己的上级主管即Team Leader，以便决定解决方法。而PE会有自己负责的制程;称为Processowner; 组织层级类似PE 遇到产品制程异常的回报与EE相同。

Team Leader每天会根据情况安排协助当天需要解决的事情，并向Manger汇报情况。Manger除了日常事物外，协助处理各种重大及突发事件，并听取Team的汇报，提出需要关注及改进建议。除此之外，每班必有一人负责掌管值班电话，以便及时知道机台问题并解决或通知相关人员。

EE不但要对自己的机台进行日常巡检，更要解除机台Alarm，汇报机台状况，制订维护Plan，收集机台运行Data及产品Data，与其它Owner协调商讨，联系厂商解决问题，共同提高机台可靠性及生产效率。而PE则针对自己负责的制程进行日常巡检;制定改善Plan;与其它的PE Owner协调商讨;共同提高产品可靠性与良率。

D. PE/EE需掌握的名词(对掌控机台与制程状况息息相关)

Operation Instruction操作指导手册

每同一型号的机台都有一份OI;可以共享一份OI。OI含括制程参数、机台程序、机器简介、操作步骤与注意事项。其中操作步骤与注意事项是我们该熟记的部分。

Alarm警讯：

机台经常会送出一些Alarm Message，告诉操作人员当时机台不正常的地方。透过设备工程师的处理，将机台恢复正常可以生产的状态。部分Alarm并不影响生产，只是一个警告讯号，严重的Alarm，会将机台停下来。不论是哪一种Alarm制造部操作人员都应将讯息转告工程部人员，不能私自处理。而制程人员将进行芯片的检查;判断产品规格并与机台owner讨论是否继续生产流程。

PM（PreventionMaintenance）预防保养

机器经过一段时间连续生产，必须更换部分零件或耗材，而中止生产交由设备工程师维修，便叫PM，与异常状况下当机而中止生产的情形不同。PM的间隔依机台特性而各有不同，有的算片数或RUN数，有的固定每周每月。

Recipe (PPID)程序

当wafer进入机台加工时，机台所提供的run货步骤，与每个步骤该具备的条件。机台的Recipe记录Wafer进机台后要先经过那一个Chamber(反应室)，再进入那一个Chamber。每一个Chamber反应时要通过那些气体、流量各多少;当时Chamber内的温度、压力与反应时间应该控制在那一个范围。

Monitor测机

O.I规定机台必须依相关周期性之制程规格测机

l每日换班时之daily monitor

l累积特定RUN数/片数时之monitor

l超过某一特定时间后欲执行run货时所必须加做之 monitor

l累积特定厚度时之monitor

3) 制造部Off-line功能内一般有以下几类人

A.CIM(computer integrated manufacturing) supervisor

此类人通常为IT background或有部份IT背景的supervisor;负责生产报表开发; 沟通IT部门进行机台自动化联机;生产线计算机操作界面(OPI operator interface) 改善或开发.及接受on-line supervisor的IT 工具开发,使用,训练需求…等; 所以除了要懂得programming 外,还要懂生产制造的知识.

B.Plannersupervisor

负责修订每日/每月生产目标,指挥on-line达成工厂生产绩效目标满足客户需求如准时交货;缩短生产周期时间,遇到生产线机台异常状况造成的落后,他必须指挥on-line supervisor 转换生产重点,追赶落后. 所以这类人的培训必先经过on-line带线的历练。

C.Service& Training supervisor

On-line supervisor所需的事务性支持,大都来自于此类 supervisor例如operator 的召募,人员进来后的训练,主导班与班间的生产激励竞赛,食衣住行育乐需求,生产线所需物品的采购补充需求,无尘室的纪律管理,如何让工厂内的MA得到好的训练且维持工厂井然有序的纪律就是一项大工程.

D.Quality enhance supervisor

负责推动品质管制OCAP系统(详题库),误操作防范(MO preventation)活动;与配合公司品质部门推动如ISO系列活动;对于易犯错的人为因素部份进行系统化(如automation/防呆设计..)的改善。

4)制造部On-line功能内一般有以下几类人与资源

Supervisor/Line leader/Manufacturing Assistant(MA)三群人

他们的任务就是让人与昂贵机器发挥到最佳的效率来达成off-line Planner根据客户订单所设定的生产目标;达成准时交附高品质产品的任务。。

3.图中人物的互动关系

1) 我们公司的经营模式属于Foundry(晶圆代工)型态; 达成客户的订单需求;是公司内所有人员的使命;所有人必须了解我们既是制造业;更是服务业。

2) 以内部客户的观念来看PE/EE与MFG及PIE的互动

各工程部门有两个主要的内部客户---就是制程整合PIE与制造部MFG;所以工艺/设备工程师不仅要达到PIE的品质要求，同时也要达到MFG的生产数量要求。

A.PE/EE和PIE的互动

实时监控制程变异及维持机台稳定是提升产品良率的主要方法。由于机台每天的芯片产出量很大，而晶圆的制程特性往往在后段的WAT电性测试时才能反映出来，因此如何有效地即时监控产品品质与机台稳定性是工程师的挑战目标。

B.PE/EE和MFG的互动这里要特别指出，EE的工作虽然是与这些机台打交道，但是机台一旦release给制造部执行生产任务后;制造部才是机台的主人，所以在对机台作任何PM调机等动作前一定要征得MFG同意;以免影响到生产线的派工安排，并且也要与我们的搭档PE商量。特别是如果更有涉及到水，电，气及有毒化学品的事件时务必也要通知厂务(FAC)及紧急应变中心(ERC)，请他们参与解决及监控，这就是我们与其它部门的互动关系。

4.Case study：

透过下列案例你可以了解到生产线真实发生的故事，从中你可以学到做事的态度/方法或警惕。

剧本1: 责任/结果导向

On-line 课长张三在12:00 时接到MA电话报告某一photo 区内的机台A scanner;其生产出来的硅片overlay 量测值皆超出规格,工艺工程师(process engineer)要求制造部停止A scanner的生产,并要求设备工程师(equipment engineer)进行检查,可是根据今天早上off-line 生产计划课长(planner)订定的生产目标,仍有100片芯片需要在21:00前通过此一scanner完成加工,才赶得上2天后出货给美国绘图芯片大客户X公司;这时张三心想怎幺办才好?

张三根据他的PHOTO区生产管理知识判断;这100片芯片可能可以转至其它Scanner上加工,所以他去找了值班process engineer 沟通是否可在B scanner上进行试RUN(pilot run),如果一切结果符合产品规格,就可转移到B scanner.而且他也安排了MA要专门处理这些芯片..等,但不幸的是工艺工程师告诉他B scanner run出来的货虽然符合规格,但CD 值有偏大的现象,他们正在判断原因,所以建议不要转至此机台。

于是他去找了值班的equipment engineer 说明了无法转机且A scanner今天出货的急迫性并要求他必须在5小时内恢复机台,否则无法准时达成出货;但是不幸的是EE告诉张三根据他的经验判断机台可能要更换parts要重新clean 要PM要monitor…等任何原因, 他没有把握在5小时内复机,

张三的脑子里闪过一个念头反正现在是equipment engineer 的责任,我也告诉他重要的产品等着过,并且事情发生的当时也回报了直属主管,没我的事了? 但一转念他想起了以前师傅对他说的话:你如果只做到此种回报的功能那你将是不合格的supervisor;而且隔日在生产会议上会被review 得很惨。所以他去沟通了设备工程师的课级主管告诉他;制造部在生产安排上的困难与急迫;同时提出必须在5小时内复机的要求来达成21:00前加工好这100片的生产目标,这位设备课级主管了解了任务的急迫性后,便加派了几位设备老手留下来加班赶修A Scanner; 虽然花了6.5小时才修好机台,可是在张三事前安排好专人盯紧这100片的run货后;成功地在20:50分达成生产目标---在21:00前加工好这100片硅片。

隔天早上的生产晨会;厂长特别口头嘉许了工程部与制造部;称许他们是一个密切合作的团队;有主人翁(ownership)与追求结果导向的团队。

剧本2: 务实

李四是Thin Film区的带线课长;对于区域内必须传阅签名的文件如制造通报/OI/TECN;通常都以太忙为借口要求自己手下的文件管理员帮忙代为签名;久而久之班上的班风已有些因循苟且,应付了事。

某天有几批产品在CMP研磨步骤后的厚度量测发现结果值OOC(out of control) (剩余oxide 薄膜偏薄);CMP的工艺与设备工程师详细地检查了CMP研磨机台与日常的测机记录后;判断应该是研磨站的上游Thin Film区出了某些问题?

于是Thin Film区的工艺工程师根据这几批产品在Thin Film区的RUN记录找到了当初RUN这几批货的A CVD机台; 并查阅了RUN货当天的测机记录本;从本子的测机记录看来该班的MA按时测机;且结果吻合规格;在工艺工程师百思不得其解后;设备工程师查了RUN货当天机台内的所有RUN货历史记录; 赫然发现当天并没有执行测机程序的记录。事情追查到此结果已呼之欲出;于是找了李四;李四再找了测机记录本上签名的MA查问;原来该MA当天未做测机;因为她心里想该机台连续2个月测机皆符合规格;当天应该一如往常吧!不用多此一举了;所以随意编了一个合规格的数值就填入记录本了。此位MA因为造假违反工作诚实原则被公司开除以示效尤。

李四至此得到了教训;了解了上行下效的群体行为;从此要求自己与班上在做事上;凡事追求实事求是,诚实以对的务实作风。

剧本3: EE处理机器异常的经过

设备王五所负责的炉管ADASP01;上一批次run出来的产品因为particle 量测值过高的原故; 于是要求MA对管子进行PURGE(通N2气体来去除particle);并做了一次test run来看purge 后的结果，但不幸的是结果仍超出规格。

于是他打了电话通知Team Leader和PE讨论如何处理，虽然此管子的PM(预防保养)周期还没到，但根据他们的判断后决定提前进行PM，于是通知MFG Leader和Supervisor这个决定和理由。经过leader从RUN货系统查看后,知道还有10批相同程序的货待安排，于是将这些货安排到其它的管子;同时在系统中把机台状态挂为 WAIT_ENG(等待工程部接手处理)，接着王五在系统中将机台状态改挂为PM，并在系统上写下理由。接着在夜班时对管子进行了降温和LONGPURGE。

LONG PURGE到了白班，设备Leader根据此机台PM的工作量和特点对设备人员进行了工作分配，由王五及小陆负责具体拆机及装机，大丙和小丁负责监控AS气体Detector，且通知厂商，FAC及ERC，并与ERC共同在中控室观察。经过大家协同处理，3小时后机台已完成PM，并开始做LEAK CHECK，PURGE，COATIN一路顺利，最后于第二天中午将机台状态挂为WAIT_MFG(待MFG接手)，于是MA做了PM 后的Monitor 。Monitor的结果值一切符合规格;经过设备/工艺工程师判断后; 正式将此管子放行;让制造部继续RUN货。

事后Owner王五及小陆负责写PM Report及PM Record。且设备课内成员开会分析此次PM的经验及为何需提前PM的原因，并制定出改进计划。

剧本4: PIE对问题抽丝剥茧的手法

某日早上E1 A君到公司上班查看hold lot发现批号AT00001.1 刻号#1 的WAT电性测试结果OOS(超出规格);被系统hold住, 经check详细测量结果, 发现在5点的量测中, 有3点的Id sat偏大,另2点也快超出上限, A君便利用计算机MES系统详查此批货在poly photo etch附近stage的RUN货记录上是否有异常事故发生, 经查该货在poly etch时机台曾发生alarm, 后来A君又进去FAB用手点量测;其量测结果与自动化程序量测出来的结果相同.

A君立刻打电话给ETCH module PE,告诉他此事, 但是此位PE在经过一段时间CHECK机台后, 回报该alarm应属于正常,且Alarm事后的故障排除也没有问题.

A君在请示manager之后,到FAB将#1芯片取出报废, 再拿到SEM室请小姐协助帮忙检查test line pole CD,经X-SEM核查后发现poly CD明显偏小,由此项结果可以确定是在poly pattern的过程中有发生问题,于是将此事通报manager,并整理相关结果作成一份报告,由manager再与ETCH module协调再次确认此事.

后来etch module PE再次仔细确认该片wafer的endpoint的确有异常, 同意将此片芯片报废.

又因为此lot为客户的pilot run（小批量生产）产品,在先前的run货过程已有做过一些实验条件(依客户要求),故manager要求A君将此reportforward给CE(customerengineer)工程师, 请其告知客户。

再补充一些@22-4-5

Fab是一种对各类人才都有需求的东西。无论文理工，基本上都可以再Fab里找到职位。甚至学医的MM都在SMIC找到了厂医的位置。很久以前有一个TSMC工程师的帖子，他说Fab对人才的吸纳是全方位的（当然坏处也就是很多人才的埋没）。

一般来讲，文科的毕业生可以申请Fab厂的HR，法务，文秘，财会，进出口，采购，公关之类的职位。但是由于是Support部门这些位置的薪水一般不太好。那也有些厉害的大佬选择做客户工程师（CE）的，薪水相当高。

理工科的毕业生选择范围比较广： 计算机、信息类的毕业生可以选择作IT，在Fab厂能够学到一流的CIM技术，但是由于不受重视，很多人学了本事就走人先了。工程类的毕业生做设备(EE)的居多，一般而言，做设备不是长久之计。可以选择做几年设备之后转制程，或者去做厂商（vendor），钱会比较多。当然，也有少数人一直做设备也发展得不错。比较不建议去做厂务。材料、物理类的毕业生做制程(PE)的比较多，如果遇到老板不错的话，制程倒是可以常做的，挺两年，下面有了小弟小妹就不用常常进Fab了。如果做的不爽，可以转PIE或者TD，或者厂商也可以，这个钱也比较多。

电子类的毕业生选择做制程整合，也就是Integration（PIE）得比较多，这个是在Fab里主导的部门，但如果一开始没有经验的话，容易被PE忽悠。所以如果没有经验就去做PIE的半一定要跟着一个有经验的PIE，不要管他是不是学历比你低。

所有硕士或者以上的毕业生，尽量申请TD的职位，TD的职位比较少做杂七杂八的事情。但是在工作中需要发挥主动性，不然会学不到东西，也容易被PIE之类的人骂。

将来有兴趣去做封装、测试的人可以选择去做产品工程师（PDE）。 有兴趣向Design转型的人可以选择去做PIE或者PDE。喜欢和客户打交道的人可以选择去做客户工程师CE，这个位置要和PIE搞好关系，他们的Support是关键。 半导体,芯片,设计,版图,芯片,制造,工艺,制程,封装,测试,有虐待别人倾向，喜欢看着他人无助神情的人可以考虑去做QE。QE的弟兄把TE/PE/EE/TD/PDE之类的放挺简直太容易了。

下面分部门再介绍一下Fab的工种。

Logic PIE（两个厂都有）才是真正意义上的Fab PIE，一般来讲Fab要赚钱，Logic的产品一定要起来。Logic PIE通常会分不同的Technology来管理产品，比如0.35um LG/MM/HS；0.18um LG/MM/HS/SR；0.13um LG/SR等等。

Logic PIE的主要工作通常有Maintain和NTO两大类，前者针对量产的大量产品的良率提高，缺陷分析等。后者主要是新产品的开发和量产。具体的工作么，拿NTO来讲，有Setup process flow, pirun, fab out report, defect reduction, yield analysis, customer meeting, ... ...等等。

相比较而言，进fab倒不是最主要的，分析数据和写报告的工作为主。

通常讲Fab的工作环境比较恶劣（应该没人反对吧，尤其黄光），那就是指Module和MFG。因为PIE可以比较少进Fab，所以PIE虽然也会比较忙，但是接触到辐射、化学药品的机会要少很多。

MFG

一般本科毕业生如果去MFG的话会做线上的Super，带领Leader和一群小妹干活。除非你从此不想和技术打交道，否则不要去MFG。只有想将来做管理的人或者还会有些兴趣，因为各个不同区域的MFG都是可以互换的，甚至不同产业的制造管理都是一样的。Fab的MFG Supper在封装、测试厂，在TFT/LCD厂，在所有的生产制造型企业都可以找到相关合适的位置。和人打交道，这是管理的核心，而在MFG，最重要的就是和人打交道。你会和EE吵架，和PE吵架，和PIE吵架，可以修理TD的弟兄，不过比较会惹不起PC（Production Control）。喜欢吵架的弟兄可能会乐此不疲，因为MFG和别人吵架基本不会吃亏。

在Fab里有三个“第一”：安全第一，客户第一，MFG第一。所以只要和安全以及客户没有关系，MFG就是最大的，基本可以横着走。PIE能够和MFG抗争的唯一优势，也就是他们可以拿客户来压MFG。MFG在奖金等方面说话的声音比较大，一般而言，奖金优先发放给MFG，因为他们最辛苦。MFG的Super需要倒班，做二休二，12小时12小时的轮，在休息的时候还会被拖过来学习、写报告什么的，所以平均下来一周工作的时间至少在50小时以上。上白班的还好，但是上晚班的生物钟会被弄的比较乱。MFG做常日的Super会好一些。不建议硕士以及以上学历的弟兄去MFG。

EE&PE（难兄难弟）

Module的工程师主要分成两大类：制程（工艺）和设备。也就是所谓PE和EE。基本上无论哪个Module都会有这样的两类工程师。

设备工程师主要负责的是机台的状况，他们要保持机台始终处于比较良好的Status，从而提高机台的利用率。TSMC在最忙的时候曾经把机台的利用率提到到了110%以上，这样就需要缩短机台设计的PM时间，缩短机台的Monitor时间，减小Down机的几率。这样设备工程师的压力就很大。设备工程师的On Call通常就是来自于此。如果大家都是混得比较资深的EE，那由于晚上都有设备值班，小问题都能够被处理掉，而大问题也没法处理，可以第二天白天来做。但如果是一群没有足够经验的EE，那么每个人都只能专精几种机台，结果就是遇到不熟悉的机台出问题，就只好Call人了。　EE在Fab中待的时间要比PE长，有很多routine的工作，比如PM。EE的问题相对简单，机台出问题了我就修呗，修不好我就Call Vendor呗。你制造部不爽那你自己来修。

EE有很多机会接触有毒的气体、辐射和化学药品，也容易遭受侵害。Fab里很多耸人听闻传说中的主人公都是EE。记住一条Fab的铁律，任何不明身份的液体都可以默认为是HF溶液，千万不要去胡乱摸。此外特别的区域会有特别的注意事项，各自要注意。

EE主要和PE以及厂务（FAC）的弟兄打交道。不太会直接面对PIE这种Module比较讨厌的人物，也和TD的弟兄没有什么大的过节。由于是机台的使用者，Vendor会常常来和EE搞好关系，如果公司许可，可以有很多的饭局。酒量要锻炼（嘿嘿嘿）。

EE的工作很累，但并不很复杂，如果加入了一个不错的集体，也可以过的很快活。

硕士以及以上学历的弟兄一般不会有机会加入EE的行列，工科的本科/大专毕业生可以绰绰有余的胜任EE的工作。EE做久了如果没有什么兴趣可以想办法转去做PE，如果想赚钱，做Vendor也不错。

制程工程师，也就是工艺工程师，也就是PE。他们主要负责Fab中各类工艺参数和程式的设定。一个稳定的Fab必然需要大量资深的PE在。PE的工作状况和EE不同，他们将面对多个部门的压力，MFG和PIE是“压迫”PE最多的两伙人。而Q的弟兄也会让PE非常痛苦，时常窜出来搞乱的TD工程师常常会把PE搞得抓狂。然后在PE和EE之间存在大量的灰色地带，这个事情究竟谁做？双方吵架的机会也是大把大把。

PE和Vendor打交道的机会也比较多，无论是机台的Vendor还是Material的Vendor。熟悉之后，跳槽出去做Vendor的PE也不少。通常而言，EE去做 Vendor还是修机器，而PE常常会摇身一变成了Sales。许多出去买Material的PE现在富的流油（因为有提成），尤其以卖CMP研磨液的弟兄为最好，卖靶材和光阻的就差了不少。

PE也是需要在Fab里面常常待的，要tuning出好的程式也需要付出很大的代价。以Diff为例子，每个run都要以小时计算，无论是uniformity、Defect、Quality都需要被考量，而且最后还要得到PIE电性数据的Support。

Fab里面出什么问题，MFG无法界定的时候，第一个通知的就是值班PE。

每当一个新的制程在开发的时候，无论是PIE主导还是TD主导，PE都累得像条狗一样，操劳过度，而且还要陪着笑脸向制造部的Leader借机台，一不小心就付出请客喝水的代价。只有少数资深的PE敢于把PIE或者TD骂一顿然后罚他们自己去借机台的。许多PRS数据都需要切片，PE就只好在 FA Lab陪伴切片的小妹度过一个个不眠之夜——尤其以ETCH的弟兄最为痛苦。

PE要值夜班，EE值班的时候，如果机台没问题就可以眯段时间，反正半夜也没有老板在。但是机台没有问题不代表Wafer没有问题，实际上Fab中Wafer出的问题千奇百怪，匪夷所思。所以PE的值班手机从来就不会闲下来，在 Fab中最忙的值班电话通常是CMP、YE和PHOTO的值班手机（我证明PHOTO）。什么叫做痛苦，当你作为一个PE在Fab里接到YE的报警电话的时候就会有一种生不如死的感觉。完了，今天的值班一定没好日子过了……PE同样面对Fab中的不良环境，所以要注意身体，在有了小弟小妹之后就尽量少进Fab。

PIE

表面上看起来，PIE要比PE/EE都快活，他们在Fab里工作的绝对时间要远少于PE和EE。对于PE来讲，PIE简直就是最可恶的人之一，成天忽发奇想，给出奇奇怪怪的各项指令，然后还不停的来骚扰自己，要这样做，要那样做，简直像一大堆苍蝇。而且自己还不能像对待TD一样直截了当的say no。然后还要看我的SPC，帮着Q这些人来Review自己，简直讨厌透了。 所以，半夜货出了问题，不管大小，Call人！把PIE这群鸟人Call起来上个厕所。Module的工程师只是负责一段的制程，而PIE需要对整个制程负责。很自然的，对于一个具体的制程来讲，PIE不可能比PE更为专业。但是PIE的位置决定了他必须要“以己之短，攻敌之长”，和PHOTO讨论Shot Dependance，和ETCH讨论Loading Effect，和CMP讨论Down Force，……结果导致所有的人都认为：妈的，PIE什么都不懂。有一些聪明的PIE就和PHOTO工程师讲DIFF，和DIFF工程师讲 ETCH，和ETCH的讲CMP，……结果就是所有的人都对他肃然起敬。

其实，PIE和PE有强烈的依存关系，PIE面对的人更加多，也更加杂，一个好的PIE会保护和自己合作的PE，而一个差劲的PIE会在客户来发飚的时候把PE推出去当替死鬼。PIE需要PE为自己的实验准备程式，调试机台，提供意见……没有PE的Support，PIE什么也不是。当年SMIC一厂著名的Marvin、Jing和Cathy小姐开发 0.15um Utrla Low Power SRAM的时候，就是由于IMP的失误，导致近一年的开发时间被浪费了。Marvin、Jing和 Cathy每次提到这段血泪史无不扼腕叹息——当年付出的努力：无数次的夜班，电性分析，切片FA，Split Run，……通通付诸东流。

PIE唯一还算的上专业的，就是WAT电性，一个好的PIE需要对电性的结果非常敏感。各位所有想要做，或者正要做PIE的朋友，请记住一条PIE的铁律：“永远不要乱改东西。”只要你记住了这一句话，你就没有白花时间看这段文字。

做Lot Owner是件痛苦的事情，因为这一批货色的成败死活都会和你挂钩，如果是很重要的货，那么晚上被Call几乎是一定的。有时候你还得半夜等货做实验。说起做实验，就会涉及到Run Card，这是让制造部帮助你不按照正常流程来做实验的东东。开的Run Card越多，制造部就会越恨你。当年的Jamin以2年半超过1000张Run Card成为MFG第一“公敌”。其实像PIE每个人的Run Card数目都不少，数百张都是很正常的。

PIE会直接面对客户。合理帮助你的客户，没准下一份轻松写意收入好的工作你可以在他们那里找到，而且还可以回来Review Fab。做的无聊了，PIE可以转PDE/TD/CE等职位，也可以跳槽去做Foundry Manager，转行做Design也有，去Vendor那里的机会比较少。

PDE/Yield

这是产品工程处的职位。主要的工作是帮助Fab找到Yield Loss的主要方面，帮助Fab提高 Yield。写Report是PDE最常做的事情。PDE需要有EFA和PFA的基本功底，要有对电性等各类数据高度的敏感。好的PDE需要在 Integration先锻炼过一段时间，熟悉Flow和Fab的环境。

Memory的PDE相对好做，利用电性的方法，可以比较容易的定位到Fail Point，再做FA分析。难点在找到问题之后PIE的Yield Improve，但这个是以PIE为主去做的。而Logic的PDE比较困难，如果遇到不讲理的PIE，压力就很大。Logic产品Yield上不去，原则上PIE只要一句：Product给点方向。就可以闪人了，痛苦的是PDE。好在绝大多数PIE会负责到底，但这又带来一个问题。就是PDE会被“架空”或者干脆成为了PIE切片的小弟。

做PDE一定要积极，同时要和PIE保持良好的关系，PDE和PIE只有紧密合作，才能把产品弄好。而且当PDE不得不面对Module工程师的时候，记得找个PIE帮你，在Fab里，他说话比PDE管用PDE要面对客户，记住最重要的一点：在没有和PIE确认之前，不要对客户乱说话。不然害惨PIE也害惨PDE自己。

如果将来不想做PDE了，可以转行做封装测试，转行做Design，或者Foundry manager，或者foundry内部的CE，PIE，TD等都可以。

IE

IE可以算是Foundry中的一个异类，做好了可以直取管理的精髓，做不好，就被无数的PE/EE甚至MFG看不起。Fab是一个异常复杂的流水线，一片Wafer从下线到产出需要经过数百道流程和近百种机台。生产步骤之间的整合总体分成两大部分：Process方面和生产能力方面。前者由我们应明伟大的PIE负责，而后者就是IE的工作。

比如说，一个产品出来需要经过ABC三个过程，A过程中使用到的机台平均日生产能力为A1，以此类推。原则上讲A1=B1=C1才是最佳的组合。IE的工作之一就是要使Fab中各类机台的产能达到平衡，估算各类机台的需要程度，并提出组成方案。这绝对不是一个简单的活。首先，Fab不会只跑几种产品，它的产品一直在改变；其次，机台标称的生产能力不见得和真正的生产能力Match；第三，各类机台的Down机几率不一样，复机所需时间也不一样；最后，出于Fab出货的需要，有些时候需要采用一种特别的跑货方法，比如说月底拉货出线，比如说应客户要求的Super Hot Run等等，这些都会大大的干扰正常的流程。为了获得具体的第一手资料，许多IE就跑到Fab里，看着Wafer的进出，用秒表来掐算时间。这就是所谓的“一只秒表走天下”。

类似的还有MC，他们控制的主要是Fab使用的Material，由于Fab厂跑的货一直在变，一旦MC估测不好——后果很严重，MFG很生气。还有PC，他们的主要工作是按照Fab的产能状况来排货。这些岗位都属于工程师编制，他们的主要目的就是让Fab能够合理的近乎满负荷的工作。

TD

TD = Technology Develop，为Fab的技术开发部门，通常公司中的R&D职位和Fab中的TD类似。之所以叫“技术发展部”而不叫“研究和开发部”的原因大概是因为Fab搞得Silicom Process如果是研究的话，没有哪家公司愿意做，一般都是在大学和研究所里面。在ASMC，他的TD实际上就是SMIC的Integration，事实上，SMIC的Integration也可以Cover到一部分TD的工作。

QE

QE主要是在Fab里找茬的。由于Fab是一条非常复杂的流水线，除了PIE之外，必须有一个独立的部门对品质负责。这个部门就是Q。Q的主要工作就是杜绝Fab中一切不符合rule和OI的事件，如果还没有法则，那Q就需要和PIE/PE来制定出合理的法则。由于经常会给PE/PIE制造困扰，所以QE常常会让人感觉很讨厌，但是他们又惹不起QE。所以，PIE/PE对待QE都是以忽悠为主，龇牙咧嘴为辅。一个好的QE并不好做，在熟练掌握QE本身的技能之外，还需要对process有一定的了解——至少不能被很容易的忽悠，而且还要掌握一定的灵活尺度，不能把别人都害死。做好QE的一个要诀就是原则性和灵活性并重。建议QE工程师至少要有一到两个比较铁杆的PIE弟兄，这样别人要忽悠你就不太容易了。

2022-4-6，再分享3个故事，启发一下。

小D 国内某Fab薄膜工程处资深工程师

知道小D的名字与联系方式，是在SEMI China组织的一年一度的CSTIC技术研讨会的论文集里，小D热衷于参与CSTIC的论文投稿。笔者通过Email与小D联系了多次，对方都是因为太忙没能挤出时间接受采访，结果采访被拖了一个多月。

初次见到小D，年轻、阳光是小D留给笔者的最深印象。材料专业毕业的小D，当初毕业时想法非常简单，就是找一份工作把生活稳定下来。小D的同学大部分进了从事钢铁铸造、有色金属研究的国有企业，而小D的想法有些另类，他当时觉得半导体制造是属于很高科技的产业，自己如果能够加入这个产业可以学到更多的东西。抱着这种想法，2003年小D加入了国内某Fab的薄膜工程处，在这里一干就是六年，从一名普通工程师做到现在的资深工程师。

Fab里工程部的工程师每天与机器、数字、图表打交道，单调而枯燥。每天上班的第一件事就是检查机台在运转工艺时有没有问题，通过电脑监控系统检查机台的工作状况。小D所在课负责几十个机台，如果是新人可能要花半个小时、甚至一个小时才能检查完，小D每天只需十五分钟即可搞定。如果发现问题，正好又是重点机台，就要花很多时间与精力让它尽快恢复正常工作，投入生产。有时往往在电脑里只是看到一些表面现象，并不一定了解问题的本质，这时需要与值班工程师深入了解情况，察看交接班纪录，以清楚地了解状况，就此制定出一套计划。

作为Fab里的工艺工程师，机台每天24小时都在运转，但生产出来的产品是否正常，这是工艺工程师最关心的问题。小D每天都要花上一到两个小时来通过SPC工艺控制系统了解机台的工艺指标是否达到要求，如果发现问题，就要通过调机让它回到正常状态。

这些工作已经占据了小D整个上午的时间，匆匆吃过中午饭后，小D的整个下午都要泡在Fab里度过。机台24小时运转，随时都可能有某个机台报警，需要工程部的工程师及时处理。如果发生突发事件，小D就要和相关同事加班处理。

每天日复一日，难免感到枯燥，如何在看似枯燥的工作中找到自己的乐趣是决定一名工艺工程师能够在这个岗位工作长久的关键。小D刚入行时，一位老师傅曾对他讲：“刚来时，你会比较‘菜’，很多人会指使你干这干那，做一些很枯燥的工作，但你做每件事时都要从中挖掘出你可以学到的东西，即使是搬东西你也要搬出技巧。”老师傅的话给了小D很大启发，小D每天从检查机台状况、查看SPC图表这些看似很枯燥的日常工作中摸索规律，总结出一套高效的方法，自己也从中找到很多快乐。

工艺工程师一般做到四年左右会遇到职业瓶颈，会有一段迷茫或徘徊期，小D也不例外。那段时间里，小D一直在挣扎，是否要离开这家公司或者离开这个部门？最后促使小D留下来的原因是他的老板。小D非常幸运，他的直属老板是一个很开明的人，他会将自己的感受与经验与他的下属分享。他问了小D几个问题：“你在这里工作几年自己的能力有没有提高？你有没有做好跳槽的准备？你跳槽的目的是为了什么？”他坦率地告诉小D，“如果只是因为工作上一时不顺利就跳槽，你有没有思考过造成这种不顺利的原因是什么？你可能是面对危机的能力不够强，难道换到新的环境就不会遇到新的问题吗？如果只是为了逃避而选择离开是不明智的。如果你已经积累了足够多的经验，这里的工作已不能对你有挑战了，这时选择换到其他环境去吸收更多的知识才是明智的。”

老板的肺腑之言使小D茅塞顿开，他选择了继续留下来，正是由于这次选择也给自己带来了机会。由于先后有几名工程师选择离开了薄膜工程处，给留下来的人带来了机会，小D也在这个时期脱颖而出。

“Fab里的工程师最怕每天陷在机台里，几年下来没有任何创新，与刚进厂一年的工程师没有任何区别，根本没有竞争力。”小D现在非常积极参与业界的相关技术研讨会，写论文、投专利，小D从中获得很多乐趣与成就感，自己的能力也得到很大提高。

对于自己目前的生活状态，小D并不是很满意。在他看来，男人到35岁应该有所成，好在小D的年龄离35岁还有几年，还有很多思考的时间。小D很希望有一个自己能掌控的事业，但他也十分清楚创业的风险与艰难，这种内心的挣扎有时让小D常常感到迷茫，自己今后到底要做什么？是继续作半导体工程师还是自己创业？小D还没有理清头绪。

老W 国内某Fab测试与产品部资深主管工程师

用“老”来称呼W实在有些勉强，尽管在这家Fab里作工程师已有十一年，但W看上去应该不到40岁。W所在的部门属于Fab里的TD部（技术开发部），主要负责产品量产测试程序的开发。当一个新工艺研发出来后，W所在部门负责做测试评价，以检验工艺是否合格，W和他的同事一起开发出一套测试评估程序，一旦中间出现问题，就要和工艺设计部门一起解决；另一方面，对于成熟的工艺平台，外面的客户利用这些IP模块、某种工艺平台代工他们的产品时，W需要花很多时间与客户协调，一方面要通过测试保证客户产品的可靠性，同时还要根据客户的需求开发一套适合客户产品的测试程序。产品量产过程中还会有各种问题出现，如成品率不高或大批量失效，每当这个时候，W所在的测试部门也要介入，共同找出问题所在，以便改进。

作一名工程师曾是W儿时的理想。尽管大学读的是自动化专业，对半导体并不了解，但看到当时的“909工程”^[1]就热血沸腾，决定参与到半导体行业中。W刚入行时作的是设备工程师，主要负责设备的机械维修。随着时间的推移、能力的提高，W先后换了好几个不同的岗位，从CVD、光刻，到设计、测试。最初，W只想通过换岗位来找到自己喜欢或适合自己做的事，但几个岗位换下来，W感到自己受益非浅。“每个环节看似都有很多重复性的工作，但从每个环节中你都能学到很多东西。”W一路走来，对生产线如何运作，设备、制造和工艺人员如何工作等都比较了解，因此与各个环节都比较容易协调，事情在他手里也就更容易做成。

能够把事情做成是W在工作中最大的快乐。“半导体从设计到制造，系统相当庞大，从沙子做成芯片，任何一个环节的失败都会造成整个产品失效，造成从设计到制造各个环节的劳动都白费，所以干半导体这行有时真需要有韧劲。”W深有感触地表示。

近几年Foundry的利润越来越薄，Foundry也越做越苦，尽管技术突破很多，量产也经常创新高，但员工的工资水平却看不到有很大增长。每次想到这些，W就会感到很痛苦。由于企业内部不断降低成本，造成员工工作压力越来越大，一个工程师要背负很多项目，特别是技术开发部门，很少能够按时下班，往往要加班到晚上九、十点钟，紧急时加班到凌晨两、三点钟，甚至通宵都是很常见的。

虽然W做到主管工程师加班已经不太多，但W也经历过那段时期。由于W的太太从事通讯行业，加班也是家常便饭，因此两个人经常晚上十一、二点才回家，到家时孩子早已入睡，而早晨上班出门时孩子还在睡梦中，那段时间，W每星期只有周末才能见到孩子。

尽管工作强度高、压力大，W却已在这家Fab里生活工作了十一个春秋，已对公司有了很深的感情。在W看来，大公司为员工提供了一个平台，让工程师可以接触很多先进设备及工艺，这是小公司无法提供的。

从普通工程师到资深工程师，再到资深主管工程师，W前进的脚步还没有停止。W希望自己能够再上一个台阶，能够将自己的很多想法实现，“随着时间的推移，我的想法会越来越多、越来越大，我可能会希望上到更高的层次来实现我更多的想法。”W踌躇满志地表示。

小S 国内某Fab TD集成制品跟踪保全工程师

所谓保全工程师，顾名思义就是保障生产线24小时全天候正常工作。这个工作是Fab里最辛苦的，四个人翻班，每个人干12个小时，每天早上8:30进Fab，晚上8:30才能出Fab。由于生产线上制品经常会出现异常，或有新交接下来的工作，小S的一天忙个不停。由于异常情况随时都可能发生，所以人不能离开Fab半步。如果轮到晚班，情况更糟糕，因为晚班时工艺工程师都已经下班，他们就要对生产线全权负责，就像医院里值夜班的“全科大夫”。

中专毕业的小S，在这家Fab已经工作了11年，作翻班工程师也有三年了。小S对作TD的翻班工程师相当满意，因为在这里经常接触新项目，在处理各种异常情况时可以学到很多东西。通常保全工只需要按照TD工艺工程师安排的工作去做即可，但小S由于经验多又爱动脑筋，常常会发现一些问题，这时小S会去提醒相关的工艺工程师，如果他们接受了他的建议，小S会有一种被认同感；即使自己提错了，工艺工程师将自己的理解告诉他，小S也能从中学到很多东西，从而对自己也是一种提升。

由于Fab里的工作时限性强，如遇到很急的Lot，而又有一些难度，作为保全工就会感到压力，一旦出错不仅是罚钱，给企业所造成的经济损失有时也是无法估量的。一家国内著名的Fab里的一名翻班工程师，就是因为一时偷懒，没有和工艺工程师确认，一个Lot下去，一晚上损失100多万美元，这个工程师因此被开除。

“无欲则钢”是小S常挂在嘴边的一句话。在他看来，人的欲望太多就会苦恼多，要想得到的多付出也就多。尽管作一名全日班工程师一直是小S的理想，但他知道这需要机会。

写到这，就告一段落了，相信我们都有一个光明的前途！

参考

1. ^909工程：第二次冲击IC高地 https://business.sohu.com/file/659tzdb-n.html

11.1 引言

20世纪90年代初期，光刻对平坦度日益迫切的要求，催生了化学机械平坦化（CMP）工艺，它开始被用于后端（BEOL）金属连线层间介质的平整，当时还是一个不被看好的丑小鸭。然而随着时光的流逝，丑小鸭却越来越显现出她独特的魅力。

20世纪90年代中期，浅槽隔离抛光（STI CMP）在0.35μm技术中被用于形成浅槽隔离，以取代原先的LOCOS。钨抛光（W CMP）也在0.35μm技术中以它高良率低缺陷的优势，取代了原先的反刻蚀 （etch back）工艺。到了21世纪初，铜抛光（Cu CMP）闪亮登场，使 0.13μm后端铜制程变为现实。不过当时的Cu CMP相对简单，只要求研磨Cu、Ta和TEOS等材料。Cu CMP一直被延续使用到90nm、 65nm，直到今天的45/32/28/22nm。

抛光材料日益复杂，涉及低k 材料、ALD阻挡层、Co、Ru等；抛光要求日益增高，它要求高均匀性、 高平整度、低缺陷和低压力等。近年来，CMP技术在32/22nm技术形成高k 金属门的工艺中，又有了新的用武之地，这也对CMP提出了更高的要求。另外，CMP也在PCRAM技术中，担当GST CMP的重任。 诸如此类，新的CMP应用层出不穷。

11.2 浅槽隔离抛光

11.2.1 STI CMP的要求和演化

于是，高选择比（ SiO_{2}：SiN_{4} ＞30 ）的研磨液（High Selectivity Slurry，HSS）应运而生，它用氧化铈（CeO_{2} ）作为研磨颗粒（ceria based slurry）。这样，SiN_{4} 就成了抛光的停止层（stop layer），工艺窗口大大加宽，反向光罩的方法成为历史，直接抛光（direct STI CMP）梦想成真，STI CMP大大地向前迈进了一步。至今为止，使用 Ceria Based Slurry的抛光工艺仍然是STI CMP的主流方法。然而，任何东西都有它的局限性，Ceria Based Slurry工艺所产生的凹陷（200～ 600Å，对于约100μm宽的沟槽），依然是它的弱点，不能满足新技术对凹陷日益严格的要求。

在这样的情况下，一种革命性的抛光技术脱颖而出，固定研磨粒抛光工艺（Fixed-Abrasive STI CMP，FA STI CMP），成功地将凹陷降低至＜100Å（约100μm宽的沟槽）。然而任何东西总有它的两面性，美中不足的是固定研磨粒抛光的划痕类缺陷较多。

另外，新材料的使用总是推动CMP前进的极大动力之一。在45nm 及以下的逻辑技术中，为了填充越来越小的沟槽，一种低压CVD工艺形成的氧化硅HARP(high aspect ratio plasma )代替了原先的HDP(high density plasma)。相比于HDP，HARP薄膜具有更高的覆盖层(overburden)，这无疑增加了STI CMP的难度，见图11.2。

结合 Ceria Based Slurry和FA STI CMP的优点，可以有效地解决此问题，见图11.3。也就是，利用Ceria Based Slurry高平坦效率的优点，进行第一步的粗抛光，磨掉HARP较高的覆盖层，然后，利用FA STI CMP低凹陷的优点，进行第二步的细抛光。但是用此方法划痕类缺陷是一个重要的问题。根据设计的综合要求和成本的考虑，也可以选择Silica Based Slurry+FA STI CMP或者纯粹Ceria Based Slurry或者Silica+Ceria Based Slurry来作为HARP STI CMP的解决方法。后两者仍为主流方法。

11.2.2 氧化铈研磨液的特点

不同于以机械作用为主导的氧化硅研磨液抛光，氧化铈（CeO_{2} ） 研磨液抛光是以化学作用为主导，它具有以下几个特征：

（1）平坦效率高，能选择性地磨平凸面，对沟槽的保护性好。

（2）对氮化硅具有较高的选择比，在一定程度上能实现自动终止抛光。

（3）最大限度地减少不同图形密度区域的膜厚差值。

为什么氧化铈研磨液具有平坦效率高和高选择比的特点呢？这要从氧化铈研磨液和浅槽隔离区的表面电荷说起。

在研磨液中研磨颗粒氧化铈粒子带正电荷，而这些研磨粒子是被带负电荷的添加剂粒子团团包围着的。在一定的外界压力下，研磨液碰到凸起的氧化硅表面时，因局部接触压力增高而产生挤压，把氧化铈粒子与添加剂粒子之间的结合力打破，释放出来的氧化铈粒子就对凸面产生磨削抛光效果，而浅槽隔离区表面因凹陷局部压力小，氧化铈始终被带负电荷的添加剂团团包围而很少或几乎没有磨削抛光效果，由此持续不断地就达到了选择性地平整凸面保护沟槽的效果，原理图如图11.4所示。在抛光的初期阶段，平坦效率是由凸面上的局部压力与研磨液中的添加剂相互作用共同主导的，直到晶片表面的台阶高度基本被磨平。

当晶片表面的台阶高度基本平整后，来到了抛光的后期阶段，这时氧化硅逐渐磨完而抛光终止层氮化硅露出表面。氧化硅表面带负电荷，而氮化硅表面带正电荷。这个阶段的抛光效率是由研磨液中的氧化铈粒子和添加剂粒子主导的，氧化铈研磨液显示了它对氮化硅的高选择比，见图11.5。

由于氮化硅表面带正电荷，它的表面吸附了一层带负电荷的添加剂粒子，形成了坚固的保护层；同时也由于带正电荷的氧化铈粒子与氮化硅表面的相互排斥，氧化铈研磨液对氮化硅的抛光速率要远远低于对氧化硅，所以抛光能自动终止在氮化硅层上。

正因为氧化铈研磨液具有选择性地磨平凸面，对沟槽的保护性好以及对氮化硅具有高选择比，所以最大限度地减少了不同图形密度区域的膜厚差异。

11.2.3 固定研磨粒抛光工艺

2001年，第三代固定研磨粒（fixed-abrasive）抛光垫问世。2002 年，美国应用材料公司的Reflexion WebTM 抛光机推出。

固定研磨粒抛光是一种革命性的抛光技术。固定研磨粒抛光台由 三部分组成（见图11.6）：

①机械底座；

②带有真空小孔的圆形基垫 （sub-pad）；

③卷成筒状平铺在基垫上的固定研磨粒抛光垫（fixed-abrasive pad）及能单方向牵引抛光垫的电机系统。

在传统的使用研磨 液的抛光过程中，研磨颗粒是在研磨液中，而研磨液在抛光中持续地添加在抛光垫上；对于固定研磨粒抛光，氧化铈（Ceria）研磨颗粒是固定在抛光垫（见图11.7）上。在抛光中添加的是不含研磨颗粒而只 用来增强选择比的化学液。

在传统的研磨液抛光中，抛光台只作圆周旋转，圆形的研磨垫固定在圆形的抛光台上，一直到了使用寿命才进行更换，这样就有一个新旧研磨垫抛光效果的偏差问题；而对于固定研磨粒抛光，抛光垫是像胶带似的做成一卷，抛光时抛光垫由真空牢固地吸附在基垫上，抛光间隙时底座上的电机拉动抛光垫向前步进一 个固定距离（几毫米），缓慢地释放新的抛光垫表面同时卷起用过的表面以补充新的研磨颗粒（见图11.8），这样就不存在新旧研磨垫抛 光效果的偏差问题，而能取得较稳定的抛光效果。

每筒抛光垫能连续抛光8000多片晶圆。在传统的研磨液抛光中，研磨液中的研磨颗粒聚集在晶片表面，并随着研磨垫的形变直接压迫晶片表面，较易产生凹陷。而在固定研磨粒抛光中，抛光垫中的研磨粒是通过侧向力的作用 而慢慢释放，当晶片凹凸不平时，研磨时产生较大的侧向力刺激较多的研磨粒释放，抛光速率较高；而当晶片平坦时，研磨时因侧向力刺激较小研磨粒释放较少，抛光速率减慢，就起到了自我停止的作用， 见图11.9。

固定研磨粒抛光应用在浅槽隔离抛光上的突出优势是凹陷度非常低，不同图形密度之间的膜厚差值非常小，工艺窗口比传统氧化铈研磨液要宽，见图11.10。

但是任何事物都有正负两面，目前固定研磨粒抛光的最大缺憾就是划痕较多，而且，过度抛光时间越长，划痕则越多，参见图11.11。 近年来，通过降低氧化铈研磨颗粒的大小，有效地降低了划痕的程度。但是，还有待氧化铈研磨粒固化工艺的进一步改进，新一代氧化铈研磨粒的研发以及高选择比化学液的完善。

11.3 铜抛光

11.3.1 Cu CMP的过程和机理

Cu CMP研磨工艺通常包括三步（见图11.12）。第一步用铜研磨 来磨掉晶圆表面的大部分铜；第二步通常也用相同的铜研磨液，但用较低的研磨速率精磨与阻挡层接触的铜，并通过终点侦测技术 （Endpoint）使研磨停在阻挡层上；第三步是用阻挡层研磨液磨掉阻挡层以及少量的介质氧化物，并用大量的去离子水（DIW）清洗研磨垫和晶圆。

对于第三步阻挡层抛光，去除速率、抛光选择性的调整能力、表面形貌修正能力以及抗腐蚀和缺陷控制能力等，都是先进工艺中对理想阻挡层研磨液的基本要求。阻挡层抛光研磨液分为酸性和碱性两种，其中的研磨颗粒通常是SiO_{2} ，氧化剂是H_{2}O_{2} ，也含有抗腐蚀抑制剂如BTA（三唑甲基苯）以及其他添加物，详见表11.3。

对不同材料抛光选择性的优化是阻挡层抛光的关键之一。在阻挡层抛光中，涉及的材料有铜、阻挡层（Ta/TaN）和氧化硅介质层。在先进工艺中还会涉及帽封层（TEOS，TiN）和低k 材料。在前两步的铜抛光以后， 晶圆表面会有一定的凹陷（dishing）和细线的腐蚀（erosion），见图 11.14。

如果阻挡层研磨液具有较高的介质层对铜的选择比（oxide： Cu＞1），在阻挡层抛光之后，不同宽度铜线的凹陷和腐蚀将得到有效的修正。这对于实现平坦的研磨后晶片表面和均匀的不同尺度铜线电阻值分布尤为重要。对晶圆的形貌修正能力是评价阻挡层研磨液好坏的重要标准之一。

但是如果介质层对铜的选择比太高，又会造成较难控制研磨后介质层的厚度，使铜线电阻值的晶圆对晶圆（wafer-to-wafer）稳定性降低。一般情况下，介质层对铜的选择比介于2～ 4（oxide：Cu=2～4）。然而，如果在铜抛光中使用的是能产生低凹陷的研磨液，则阻挡层抛光中宜选择低选择比的研磨液（oxide：Cu～ 1），这也是近期研磨液发展的趋势之一。

实际上，如同其他所有的研磨过程一样，铜及阻挡层研磨的优化是一个化学及机械研磨的平衡过程。当研磨中的机械作用占优势时， 金属残余的去除能力较强，长距平整化能力较强，铜腐蚀类缺陷较少，但是，对过度抛光的容忍度较差，工艺窗口较小。反之，当研磨中的化学作用占优势时，划痕类缺陷较少，容忍过度抛光的工艺窗口较大，但是，金属残余的去除能力较差，铜腐蚀类缺陷较多，另外研磨液的寿命（pod life）较短。所以，关键是要找到化学及机械研磨作用的最佳平衡点。

11.3.2 先进工艺对Cu CMP的挑战

在先进工艺中，随着金属连线的尺寸越来越小，微小的铜线高度的变化，就会造成很大的电阻值和电容值的变化。在铜抛光中铜去除 量的波动是电阻值波动的主要来源之一。所以先进工艺对铜抛光的第一大挑战是如何降低电阻值R_{s} 的波动。

铜抛光中铜去除量的波动是其WIW/WID/WTW非均匀性，以及其凹陷（ dishing ） 与侵蚀（ erosion ） 所形 成的综合效果 。 当 WIW/WID/WTW非均匀性得到改进，铜的去除量则可降低；另外当主要由凹陷与侵蚀引起的上一层的非平整度降低，下一层铜抛光中的铜去除量也可大大降低。

铜抛光中WIW/WID/WTW非均匀性以及凹陷与侵蚀的改善依赖于很多因素，它是研磨液、抛光垫和抛光垫修整过程在各种抛光条件下相互作用的综合效果。第三步阻挡层的研磨对R_{s} 波动的影响尤为明显。所以通过终点检测和APC提高其控制能力，通过抛光垫和抛光垫修整条件的改善减少新旧抛光垫间的差异以及阻挡层研磨液抛光选择性的优化、表面形貌修正能力的改善，对降低R_{s} 波动至关重要。

另外，在先进工艺中，介质层会由帽封层（如TEOS）和低 k 材料所组成。为了提高抛光的控制能力，降低WTW的R_{s} 波动，低k 材料的抛光速率应该低于帽封层的抛光速率。采用这种具有自动停止 （self-stop）功能的研磨液，也成为近年来的发展趋势之一，以降低电阻值的波动，见图11.15。

随着集成器件尺寸的缩小和金属线数量的增多，由金属互连结构的寄生效应引起的严重的RC 延迟成为130nm及其以下技术中限制信号传输速率（频率）的主要因素。因此，采用低k 材料做介质成为发展的方向。采用k 值越来越低的低k 材料（低k ：k =2.5～2.7）或超低k 材料（ULK：k ＜2.5），也给CMP带来新的挑战。

一方面低k材料具有高度的多孔性及低硬度的性质，在抛光中容易发生裂缝及剥离的问题。这要求CMP向低压力的方向发展。一般在45nm及以下的技术中，抛光压力要求在1.5psi以下。有一种E-CMP的技术就是用来应对低压力的挑战的，但是E-CMP在缺陷及其他方面遇到了一些瓶颈问题。目前传统的研磨液抛光技术仍然是CMP的主流。

另一方面对于低k材料，由于它的多孔性，抛光时会对它造成损害，引起k值的变化。一般来说，采用碱性的研磨液或清洗液，k值的变化较大；采用酸性的研磨液或清洗液，k值的变化较小。k值变化的问题，可通过抛光后的一些处理工艺得到解决。

11.3.3 Cu CMP产生的缺陷

降低缺陷是CMP工艺，乃至整个芯片制造的永恒话题。随着器件特征尺寸的不断缩小，缺陷对于工艺控制和最终良率的影响愈发明显，致命缺陷的大小至少要求小于器件尺寸的50%。

1．金属残余物

Cu CMP 一 个 基 本 的 问 题 便 是 氧 化 硅 介 质 上 的 金 属 残 余 物 （residue），这会导致电学短路。这种金属残留主要是由于介质层的 表面不平引起的，上一层铜抛光所产生的凹陷（dishing）和侵蚀 （erosion），则会在下一层铜抛光中形成金属残留。

2．铜的腐蚀（corrosion）

铜的腐蚀（corrosion）是一种常见而棘手的缺陷。引起腐蚀的原 因有很多种。

1）电偶腐蚀（galvanic corrosion） 电偶腐蚀是一种电化学过程，两种不同的金属连接在一起浸在电 解液中形成一个电势差，阳极金属离子通过电解液向负极迁移，阳极 金属发生腐蚀。一个普通的例子是：碳锌电池中，锌发生腐蚀并产生 电流。 在Cu CMP的过程中，铜和阻挡层金属钽（tantalum）恰好形成电 偶，而含有硫、氯或氟的去离子水（DIW），研磨液或清洗液则正好 是电解液。

2）隙间腐蚀（crevice corrosion） 隙间腐蚀是由渗透在铜和钽（Cu/Ta）之间微小间隙中的电解液引 起的，见图11.16。来自于铜中的硫或FTEOS中的氟，溶解于电解液后 则会加强此效应。

3）光助铜腐蚀（Photo Assisted Copper Corrosion，PACC）

产品中的PN结在光子的照射下产生电子流动，使得Cu原子从P掺 杂的连线转移到N掺杂的一端，实现了这个PN结回路的导通，相当于 一个太阳能电池，这就是所谓的光助铜腐蚀（PACC），见图11.17和 图11.18。在其他的金属抛光（如W CMP和GST CMP）中也会发生此 现象。当此现象发生时，你会发现在某些固定的位置（都是P掺杂区 域），部分金属神秘地消失了。这种缺陷可以通过在抛光和清洗时减 少光的照射得到改善，所以，铜抛光机都有遮光系统（dark skin）。 合理的产品图形设计是解决此问题最根本的方法。

4）化学腐蚀（chemical corrosion）

金属表面处如有没清洗掉的研磨液等化学物质，与铜发生化学反 应形成化学腐蚀，见图11.19。这在抛光机发生故障、抛光中途停止 时，经常会发生。所以当此情况发生时，应将晶片立即送去清洗和干 燥，而不能让沾染研磨液或其他化学物质的潮湿晶片停留在抛光机内。

5）环境和等待时间的影响

（1）抛光后的等待时间。Cu CMP结束后，如果晶片在普通净化 室的环境中长久等待，铜的表面上会长出很多麻疹似的小颗粒，在铜 线边缘尤为严重。这是由于铜在空气中的氧化形成的，此生长物的主 要成分是氧化铜，它会随等待时间的增长而快速增多，严重的会造成 金属线的短路，见图11.20。抛光后应尽快覆盖上氮化硅保护层，等待 时间最好控制在12～24小时之内。重新轻微抛光能去除此生长物，但 会在铜线边缘形成空洞，严重的会造成金属线的断线。抛光后，将晶 片放在氮气箱或真空中，能有效地阻止此生长物的形成。

（2）抛光前的等待时间。镀铜后，抛光前，如果晶片长久等待， 有时会发现在抛光后会发生铜的块状剥离，见图11.21。这是因为镀铜 后长久等待时，铜会发生自我韧化（self anneal），引起铜晶粒的边界 （grain boundary）变弱。抛光时在摩擦力作用下，引发了块状剥离。 抛光压力越高，此效应越明显。所以，从镀铜后至抛光前，也必须设 置等待时间的限制。

（3）环境的影响。空气中如水汽、硫、氯或氟等成分较高以及温 度较高，会加强与铜腐蚀有关的缺陷的形成。

3．有机物残留（organic residues）

铜抛光以后，有时会出现一些黑色的斑块，这是有机物残留，主要成分是碳，它来自于没清洗干净的BTA，benzotriazole(C_{6}H_{5}N_{3} )(三唑甲基苯)，它在抛光后起钝化铜表面的作用，见图11.22。正确的抛光机保养和清洗程序是消除有机物残留的主要措施。抛光后，如有NH_{3} 等离子体处理的步骤，则能大大去除有机物残留。

4．划痕（scratches）

划痕类缺陷主要可分为两种，一种是较大的划痕(scratches)， 它主要是由抛光垫上的各种杂质颗粒造成的，如抛光垫修正器上掉下 的金刚石粒，晶片边缘的剥离物，还有抛光后产生的副产品等。另一种是较小的划痕(micro-scratches)，它是由研磨液中较大的研磨颗粒(abrasives)造成的，它的宽度与研磨颗粒的尺寸接近(0.05～ 0.5μm)。由于划痕破坏了铜表面的钝化层，有时在划痕处会长出氧 化铜。随着金属连线尺寸的降低，对划痕类缺陷的要求也越来越高， 采用更小、更少、颗粒大小更均匀的研磨颗粒，也是研磨液发展的一个方向。

11.4 高k金属栅抛光的挑战

11.4.1 CMP在高k 金属栅形成中的应用

在32nm及以下技术中，栅后方法（gate last approach）是形成高k金属栅的主流方法之一，而CMP在栅后方法中担当着重要而富有挑战性的角色。

图11.23描述了栅后方法的工艺流程。在此流程中有两次CMP的应用：

第一次是ILD0 CMP，用以研磨开多晶硅（poly）；

第二次是Al CMP，用以抛光铝金属。

对于ILD0 CMP，所涉及的抛光材料比较复杂，要求同时研磨二氧化硅、氮化硅以及多晶硅三种材料，而且它对 抛光均匀性控制的要求很高。多晶硅的高度和均匀性控制，以及多晶硅（poly）和介电层（SiO_{2} ）的表面不平整性是ILD0 CMP的难点。如果研磨不够，则会造成门的高宽比太高，影响随后的高k金属填充， 也可能会造成under-etched contact。严重的研磨不够，留下氮化硅在poly上，则会造成随后poly去除不干净，高k金属的填充就有问题了。

多晶硅(poly)和介电层(SiO_{2})的表面不平整性对于后面的Al CMP 也是很大的挑战，如果介电层(SiO_{2})的凹陷太大，易于在Al CMP后留下铝的残留，造成金属短路，参见表11.4。对于Al CMP，抛光材料是硬度极软的铝金属，在研磨中易于产生刮伤，铝金属是很活泼的金属，很容易被腐蚀以及产生点缺陷（pits），同时Al CMP对抛光均匀性控制的要求也很高。如果研磨不够，则会造成金属短路；如果研磨过度，则会造成金属栅太低以及over-etched contact，见表11.5。

这些问题使ILD0 CMP和Al CMP的工艺难度较高，工艺窗口很窄。另外，因为高k金属栅的小尺度，使它的良率对CMP缺陷尤为敏感，对CMP缺陷的程度要求很高。总而言之，CMP均匀性控制的改进和CMP缺陷的减少对以栅后方法形成高k金属门的技术至关重要。

11.4.2 ILD0 CMP的方法及使用的研磨液

第一步：采用研磨粒为氧化硅（SiO_{2} ）的研磨液，去除大部分的氧化硅（SiO_{2} ）层，留下1000Å至2000Å的氧化硅（SiO_{2} ）层在多晶硅门（poly）上。

第二步：采用研磨粒为氧化铈（CeO_{2}）的研磨液或固定研磨液抛光，研磨终止在氮化硅（SiN_{4}）上，类似于STI CMP。由于氧化铈 （CeO_{2}）的研磨液或固定研磨液抛光都有很高的选择比，能达到研磨自动停止的效果，因此有很好的均匀性。

第三步：采用研磨粒为氧化硅（ SiO_{2} ）的研磨液，去除氮化硅 （SIN_{4}），研磨终止在多晶硅（poly）上。

11.4.3 Al CMP的方法及使用的研磨液

主流Al CMP一般采用三步研磨法（见图11.25）：

第一步：采用研磨粒为三氧化二铝(Al_{2}O_{3} )的研磨液，去除大部分Al金属层，留下薄而均匀的Al金属层(＜1000Å)。

第二步：采用同样的研磨液，用较低的压力去除剩余的薄而均匀的Al金属层。

第三步：采用同样的研磨液，用较软的研磨垫去除金属阻挡层。

在三步研磨法中，如何控制Al金属层和介电层（SiO_{2}）的表面不 平整性以及如何降低研磨中所产生的缺陷，是Al CMP的核心部分。Al CMP在研磨中所产生的缺陷主要包括表面划痕、腐蚀及点缺陷 （pits），这些缺陷与Al CMP所采用的Al的沉积方式、沉积温度、掺杂浓度、Al CMP制程中所使用的研磨液及研磨垫、研磨液供应系统和 管线的清洁程度都有很强的关联性。

11.5 GST抛光（GST CMP）

11.5.1 GST CMP的应用

GST（Ge_{2}\ Sb_{2}\ Te_{5} ）是一种硫系化合物相变薄膜材料，用于 PCRAM（相变存储器）中的存储介质。PCRAM则是以硫系化合物为存储介质，利用电能（热量）使相变薄膜材料在晶态（低阻）和非晶态（高阻）之间相互转换实现信息的写入和擦除，信息的读出是通过测量电阻的变化实现的。

GST相变薄膜材料的图案化有刻蚀和化学机械研磨两种方式，两种方式对应有不同的制程步骤。刻蚀的方法是先用物理或化学沉积的方法沉积GST层，再经过光刻和刻蚀形成图案，该方法在尺寸较大的IC制程中（90nm以上）广泛应用。

化学机械研磨的方法是近期受到极大关注的方法，先是形成尺寸较小的钨互连，化学沉积介电层（SiO_{2} ），通过光刻和刻蚀形成孔洞，再用物理或化学沉积的方法沉积GST层，通过化学机械研磨来去除孔洞外面的GST，从而形成GST和钨的互连。该方法有很好的自对准性，适合较小尺寸的IC制程（90nm以 下）。

11.5.2 GST CMP的挑战

GST是一种合金材料，Ge（锗）、Sb（锑）和Te（碲）分别属于第四族、第五族和第六族元素，其得失电子的能力各不相同，表现为在氧化剂中的被氧化程度各不相同，Ge（锗）和Sb（锑）较容易被氧化而形成相应的氧化物，Te（碲）较难被氧化形成氧化物，在研磨中的副产品仍为金属态。

GST CMP的挑战主要有以下几个方面：

（1）研磨残留：Te（碲）较难被氧化形成氧化物，在研磨中的副产物仍为金属态，它会重新粘回到GST表面形成残留，导致短路而失效。

（2）介电层损失：尽管GST CMP的研磨浆料本身对介电层的研磨速率很低（＜100Å/min），但在研磨产生的副产物（Ge、Sb、Te的氧化物）也会成为研磨粒子，对介电层有一定的研磨速度，从而导致介电层损失。

研磨液的研制是现阶段GST CMP技术开发的重要方面之一。研磨液的生产厂家试图在研磨液中加入一些成分，加速Te（碲）的被氧化速率或是减慢Ge（锗）和Sb（锑）的被氧化速率，从而解决研磨残留的问题。